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Opportunities and pitfalls of multi-core scaling using Hardware Transaction Memory∗

机译：使用硬件事务内存进行多核扩展的机会和陷阱*

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1. Enhancing scalability in best-effort hardware transactional memory systems [J] . Ricardo Quislant, Eladio Gutierrez, Emilio L. Zapata, Journal of Parallel and Distributed Computing . 2017,第JUNa期

机译：在尽力而为的硬件事务存储系统中增强可伸缩性
2. Reduced Hardware NOrec: A Safe and Scalable Hybrid Transactional Memory [J] . Alexander Matveev, Nir Shavit Computer architecture news . 2015,第1期

机译：降低的硬件NOrec：安全且可扩展的混合事务存储
3. The Scalability of Disjoint Data Structures on a New Hardware Transactional Memory System [J] . Gong Su, Stephen Heisig International journal of parallel programming . 2015,第6期

机译：新硬件事务存储系统上不相交数据结构的可伸缩性
4. Hardware Transactional Memory Based on Abort Prediction and Adaptive Retry Policy for Multi-Core In-Memory Databases [C] . Hyeong-Jin Kim, Mun-Hwan Kang, Yeon-Woo Chang, IEEE International Conference on Big Data and Smart Computing . 2018

机译：基于异常预测和自适应重试策略的多核内存数据库硬件事务存储
5. Developing representative workloads for future hardware transactional memory research using a cycle-accurate, multidimensional hardware transactional memory model. [D] . Poe, James Michael, II. 2009

机译：使用周期精确的多维硬件事务存储模型为将来的硬件事务存储研究开发代表性的工作负载。
6. A Multi-Core Object Detection Coprocessor for Multi-Scale/Type Classification Applicable to IoT Devices [O] . Peng Xu, Zhihua Xiao, Xianglong Wang, 2020

机译：用于多尺度/类型分类的多核对象检测协处理器适用于IOT设备
7. Using Analytical Models to Efficiently Explore Hardware Transactional Memory and Multi-core Co-design [O] . James Poe, Chang-burm Cho, Tao Li 2008

机译：利用分析模型有效探索硬件事务内存和多核协同设计

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